चिप डिजाइन प्रत्येक देश की विकास प्राथमिकताओं में से एक है, और चीन के चिप डिजाइन उद्योग के विस्तार से विदेशी चिप्स पर मेरे देश की निर्भरता को कम करने में मदद मिलेगी। पिछले लेखों में, संपादक ने एक बार चिप डिजाइन के आगे और रिवर्स प्रवाह और चिप डिजाइन की संभावनाओं को पेश किया था। इस लेख में, संपादक आपको वास्तविक चिप डिजाइन अध्याय-आरएफआईडी चिप डिजाइन में घड़ी के पेड़ की बिजली की खपत का अनुकूलन और एहसास देगा।
1 अवलोकन
UHF RFID एक UHF रेडियो फ्रीक्वेंसी आइडेंटिफिकेशन टैग चिप है। चिप एक निष्क्रिय बिजली आपूर्ति मोड को गोद लेती है: वाहक ऊर्जा प्राप्त करने के बाद, आरएफ फ्रंट-एंड यूनिट काम करने के लिए पूरे चिप की आपूर्ति करने के लिए एक वीडीडी पावर सिग्नल उत्पन्न करता है। बिजली आपूर्ति प्रणाली की सीमाओं के कारण, चिप एक बड़ी वर्तमान ड्राइव उत्पन्न नहीं कर सकती है, इसलिए चिप-विकास प्रक्रिया में कम-शक्ति डिज़ाइन एक बड़ी सफलता बन गई है। डिजिटल सर्किट पार्ट उत्पादन को कम से कम बिजली की खपत के रूप में संभव बनाने के लिए, डिजिटल लॉजिक सर्किट डिजाइन प्रक्रिया में, सिस्टम संरचना (सरल कार्यों) को सरल बनाने के अलावा, केवल एन्कोडिंग मॉड्यूल, डिकोडिंग मॉड्यूल, यादृच्छिक संख्या पीढ़ी मॉड्यूल, घड़ी शामिल है , रीसेट मॉड्यूल, मेमोरी कंट्रोल यूनिट और समग्र नियंत्रण मॉड्यूल), अतुल्यकालिक सर्किट डिजाइन को कुछ सर्किटों के डिजाइन में अपनाया जाता है। इस प्रक्रिया में, हमने देखा कि क्योंकि घड़ी का पेड़ डिजिटल लॉजिक (लगभग 30% या अधिक) की बिजली की खपत का एक बड़ा हिस्सा लेता है, घड़ी के पेड़ की बिजली की खपत को कम करने से बिजली की खपत में भी कमी आई है डिजिटल लॉजिक और संपूर्ण टैग चिप की शक्ति। खपत के लिए एक महत्वपूर्ण कदम।
2 चिप बिजली संरचना और बिजली की खपत को कम करने के तरीके
2.1 बिजली की खपत की संरचना
चित्रा 1 चिप बिजली की खपत की संरचना
गतिशील बिजली की खपत में मुख्य रूप से शॉर्ट-सर्किट बिजली की खपत और फ़्लिपिंग बिजली की खपत शामिल है, जो इस डिज़ाइन की बिजली की खपत के मुख्य घटक हैं। शॉर्ट-सर्किट बिजली की खपत आंतरिक बिजली की खपत है, जो कि पी ट्यूब के कारण तात्कालिक शॉर्ट सर्किट और एन ट्यूब डिवाइस में एक निश्चित समय पर चालू होने के कारण होती है। टर्नओवर बिजली की खपत CMOS डिवाइस के उत्पादन में लोड कैपेसिटेंस के चार्जिंग और डिस्चार्जिंग के कारण होती है। रिसाव बिजली की खपत में मुख्य रूप से सबथ्रेशोल्ड रिसाव और गेट रिसाव के कारण बिजली की खपत शामिल है।
आज, बिजली की खपत के दो सबसे महत्वपूर्ण स्रोत हैं: समाई रूपांतरण और सबथ्रेशोल्ड रिसाव।
2.2 बिजली की खपत को कम करने के मुख्य तरीके
चित्रा 2 मुख्य तरीकों चिप बिजली की खपत को कम करने के लिए
2.2.1 बिजली की आपूर्ति वोल्टेज Vdd को कम करें
वोल्टेज द्वीप: विभिन्न मॉड्यूल विभिन्न विद्युत आपूर्ति वोल्टेज का उपयोग करते हैं।
MulTI- स्तर वोल्टेज स्केलिंग: एक ही मॉड्यूल में कई वोल्टेज स्रोत हैं। विभिन्न अनुप्रयोगों के अनुसार इन वोल्टेज स्रोतों के बीच स्विच करें।
डायनामिक वोल्टेज फ़्रीक्वेंसी स्केलिंग: "मल्टी-लेवल वोल्टेज समायोजन" का उन्नत संस्करण, जो प्रत्येक मॉड्यूल की कार्य आवृत्ति के अनुसार गतिशील रूप से वोल्टेज को समायोजित करता है।
AdapTIve Voltage Scaling: DVFS का एक उन्नत संस्करण जो एक प्रतिक्रिया सर्किट का उपयोग करता है जो वोल्टेज के अनुकूल होने के लिए सर्किट व्यवहार की निगरानी कर सकता है।
उप-दहलीज सर्किट (डिजाइन अधिक कठिन है, और यह अभी भी अकादमिक अनुसंधान के दायरे में है)
२.२.२ फ्रीक्वेंसी एफ और टर्नओवर रेट ए
कोड अनुकूलन (सामान्य कारकों को निकालना, संसाधन का पुन: उपयोग, ऑपरेंड आइसोलाइटन, चोटी के बिजली की खपत को कम करने के लिए सीरियल का काम, आदि)
घडी की घड़ी
बहु-घड़ी की रणनीति
2.2.3 लोड कैपेसिटेंस (CL) और ट्रांजिस्टर आकार (Wmos) को कम करें
अनुक्रमिक इकाइयों को कम करें
चिप क्षेत्र और पैमाने में कमी
अपग्रेड करने की प्रक्रिया
2.2.4 लीकेज करंट इलके को कम करें
नियंत्रण दहलीज वोल्टेज (थ्रेसहोल्ड वोल्टेज) (दहलीज वोल्टेज current रिसाव वर्तमान voltage यदि MTCMOS, VTCMOS, DTCMOS का उपयोग कर)
गेट वोल्टेज (गेट वोल्टेज) को नियंत्रित करें (लीकेज करंट को नियंत्रित करने के लिए गेट-सोर्स वोल्टेज को नियंत्रित करके)
ट्रांजिस्टर स्टैक (श्रृंखला में निरर्थक ट्रांजिस्टर कनेक्ट करें, रिसाव वर्तमान को कम करने के लिए प्रतिरोध बढ़ाएं)
गेटेड बिजली की आपूर्ति (पावर गैटींग या पीएसओ) (जब मॉड्यूल काम नहीं कर रहा है, तो रिसाव चालू को कम करने के लिए बिजली बंद करें)
3 आरएफआईडी चिप में घड़ी के पेड़ की बिजली की खपत का अनुकूलन
जब चिप काम कर रही होती है, तो बिजली की खपत का एक बड़ा हिस्सा घड़ी नेटवर्क के कारोबार के कारण होता है। यदि क्लॉक नेटवर्क बड़ा है, तो इस हिस्से से होने वाली बिजली की हानि बहुत बड़ी होगी। कई कम-शक्ति प्रौद्योगिकियों के बीच, gated घड़ी का फ्लिप बिजली की खपत और आंतरिक बिजली की खपत पर सबसे मजबूत संयम प्रभाव पड़ता है। इस डिजाइन में, बहु-स्तरीय gated घड़ी प्रौद्योगिकी और एक विशेष घड़ी वृक्ष अनुकूलन रणनीति का संयोजन बिजली की खपत के एक बड़े हिस्से को बचाता है। इस परियोजना ने तर्क डिजाइन में बिजली की खपत के लिए कई प्रकार की अनुकूलन रणनीतियों का उपयोग किया, और बैक-एंड संश्लेषण और भौतिक डिजाइन में कुछ तरीकों की कोशिश की। कई पावर ऑप्टिमाइज़ेशन और फ्रंट और बैक एंड में पुनरावृत्तियों के माध्यम से, लॉजिक कोड डिज़ाइन और न्यूनतम बिजली खपत को एकीकृत दृष्टिकोण मिला।
4.1 RTL स्टेज में मैन्युअल रूप से क्लॉक गेटिंग जोड़ें
चित्रा 3 गेटेड घड़ी के योजनाबद्ध आरेख
मॉड्यूल data_reg (En, Data, clk, out)
इनपुट एन, क्लक;
इनपुट [7: 0] डेटा;
आउटपुट [7: 0] बाहर;
हमेशा @ (posedge clk)
if (En) आउट = डेटा;
endmodule
इस चरण का उद्देश्य मुख्य रूप से दो गुना है: पहली बार टर्नओवर दर को नियंत्रित करने के लिए एक gated घड़ी इकाई को जोड़ना और प्रत्येक मॉड्यूल की घड़ी के कारोबार की संभावना के अनुसार गतिशील बिजली की खपत को अधिक उचित रूप से कम करना है। दूसरा एक घड़ी नेटवर्क का उत्पादन करना है जिसमें संतुलित संरचना संभव है। यह गारंटी दी जा सकती है कि बिजली की खपत को कम करने के लिए बैक-एंड क्लॉक ट्री के संश्लेषण चरण में कुछ घड़ी बफ़र्स जोड़े जा सकते हैं। फाउंड्री सेल लाइब्रेरी में ICG (इंटीग्रेटेड गेटिंग) यूनिट को सीधे वास्तविक कोड डिज़ाइन में उपयोग किया जा सकता है।
4.2 संश्लेषण चरण में उपकरण एकीकृत गेट में डाले गए हैं
चित्रा 4 चित्रा XNUMX गेट संश्लेषण संश्लेषण के दौरान घड़ी प्रविष्टि
# सेट घड़ी के गेटिंग विकल्प, max_fanout डिफ़ॉल्ट असीमित है
set_clock_gating_style-fterential_cell कुंडी \
-positive_edge_logic {एकीकृत} \
-control_point से पहले \
-कंट्रोल_सिग्नल स्कैन_सक्षम
# हमेशा सक्षम "ICG" डालकर एक अधिक संतुलित क्लॉक ट्री बनाएं
true_cg_all_registers सेट करें
सेट करें power_remove_redundant_clock_gates सच
read_db design.gtech.db
current_design शीर्ष
संपर्क
स्रोत डिजाइन.cstr.tcl
# घड़ी क्लॉक गेटिंग
सम्मिलित करें_क्लॉक_गेटिंग
संकलन
# घड़ी के गेटिंग पर एक रिपोर्ट डालें
रिपोर्ट_घड़ी_गेटिंग
इस चरण का उद्देश्य बिजली की खपत को और कम करने के लिए स्वचालित रूप से गेटेड यूनिट को सम्मिलित करने के लिए एकीकृत उपकरण (डीसी) का उपयोग करना है।
यह ध्यान दिया जाना चाहिए कि आईसीजी को सम्मिलित करने के लिए पैरामीटर सेटिंग्स, जैसे कि अधिकतम फैनआउट (बड़ा प्रशंसक, अधिक बिजली की बचत, अधिक संतुलित प्रशंसक, छोटे तिरछा, डिजाइन के आधार पर, जैसा कि चित्र में दिखाया गया है), और न्यूनतम_प्रतिस्पर्धी पैरामीटर सेटिंग इसके अलावा, घड़ी नेटवर्क संरचना को अधिक संतुलित बनाने के लिए अधिक जटिल गेट नियंत्रण संरचनाओं के लिए सामान्य रूप से खुले ICG को सम्मिलित करना आवश्यक है।
4.3 घड़ी के पेड़ के संश्लेषण चरण में बिजली की खपत का अनुकूलन
चित्रा 5 दो घड़ी पेड़ संरचनाओं की तुलना (ए): बहु-स्तरीय गहराई प्रकार; (बी): कुछ-स्तर के फ्लैट प्रकार
पहले घड़ी के पेड़ की संरचना पर घड़ी के पेड़ के व्यापक मापदंडों के प्रभाव का परिचय दें:
तिरछा: घड़ी तिरछा, घड़ी पेड़ का समग्र लक्ष्य।
सम्मिलन में देरी (विलंबता): घड़ी पथ का कुल विलंब, घड़ी के पेड़ के स्तरों की संख्या में वृद्धि को सीमित करने के लिए उपयोग किया जाता है।
अधिकतम टैरनस्टियन: अधिकतम रूपांतरण समय बफ़र्स की संख्या को सीमित करता है जो पहले स्तर के बफर द्वारा संचालित हो सकते हैं।
मैक्स कैपेसिटेंस मैक्स फैनआउट: अधिकतम लोड कैपेसिटेंस और अधिकतम फैनआउट बफ़र्स की संख्या को सीमित करता है जो पहले स्तर के बफर द्वारा संचालित किया जा सकता है।
सामान्य डिजाइन में क्लॉक ट्री सिंथेसिस का अंतिम लक्ष्य क्लॉक स्क्यू को कम करना है। स्तरों की संख्या में वृद्धि और प्रत्येक प्रकार के धूमधाम को कम करने से अधिक बफ़र्स का निवेश होगा और छोटे तिरछा प्राप्त करने के लिए प्रत्येक घड़ी पथ की विलंबता को अधिक सटीक रूप से संतुलित करेगा। लेकिन कम-शक्ति डिजाइन के लिए, विशेष रूप से जब घड़ी की आवृत्ति कम होती है, तो समय की आवश्यकताएं बहुत अधिक नहीं होती हैं, इसलिए यह आशा की जाती है कि घड़ी के पेड़ के कारण गतिशील स्विचिंग बिजली की खपत को कम करने के लिए घड़ी के पेड़ के पैमाने को कम किया जा सकता है। जैसा कि चित्र में दिखाया गया है, घड़ी के पेड़ के स्तर की संख्या को कम करके और धूमधाम से बढ़ते हुए, घड़ी के पेड़ के आकार को प्रभावी ढंग से कम किया जा सकता है। हालांकि, बफ़र्स की संख्या में कमी के कारण, बहु-स्तरीय क्लॉक ट्री की तुलना में छोटे स्तर के साथ क्लॉक ट्री बस लगभग हर घड़ी पथ की विलंबता को संतुलित करता है, और एक बड़ा तिरछा हो जाता है। यह देखा जा सकता है कि क्लॉक ट्री के पैमाने को कम करने के लक्ष्य के साथ, कम बिजली वाले क्लॉक ट्री सिंथेसिस एक निश्चित तिरछा बढ़ाने की कीमत पर है।
विशेष रूप से इस RFID चिप के लिए, हम TSMC 0.18um CMOS LOGIC / MS / RF प्रक्रिया का उपयोग करते हैं, और घड़ी की आवृत्ति केवल 1.92M है, जो बहुत कम है। इस समय, जब घड़ी का उपयोग घड़ी के पेड़ के संश्लेषण के लिए किया जाता है, तो कम घड़ी का उपयोग घड़ी के पेड़ के पैमाने को कम करने के लिए किया जाता है। बिजली की खपत घड़ी पेड़ संश्लेषण मुख्य रूप से तिरछा, विलंबता और पारगमन की बाधाओं को निर्धारित करता है। चूंकि पंखे को प्रतिबंधित करने से घड़ी के पेड़ के स्तर में वृद्धि होगी और बिजली की खपत में वृद्धि होगी, यह मान निर्धारित नहीं है। लायब्रेरी में डिफ़ॉल्ट मान। व्यवहार में, हमने 9 अलग-अलग क्लॉक ट्री बाधाओं का उपयोग किया है, और बाधाओं और व्यापक परिणामों को तालिका 1 में दिखाया गया है।
5 निष्कर्ष
जैसा कि तालिका 1 में दिखाया गया है, सामान्य प्रवृत्ति यह है कि लक्ष्य तिरछा जितना बड़ा होता है, अंतिम घड़ी के पेड़ का आकार उतना ही छोटा होता है, घड़ी के पेड़ के बफ़रों की संख्या छोटी होती है, और इसी गतिशील और स्थिर बिजली की खपत कम होती है। यह घड़ी के पेड़ को बचाएगा। उपभोग का उद्देश्य। यह देखा जा सकता है कि जब लक्ष्य तिरछा 10ns से अधिक होता है, तो बिजली की खपत मूल रूप से नहीं बदलती है, लेकिन बड़े तिरछा मूल्य पकड़ समय की गिरावट के बारे में लाएगा और समय की मरम्मत करते समय सम्मिलित बफ़रों की संख्या में वृद्धि करेगा, इसलिए एक मोड़ समझौता किया जाना चाहिए। चार्ट से रणनीति 5 और रणनीति 6 पसंदीदा समाधान हैं। इसके अलावा, जब इष्टतम तिरछा सेटिंग का चयन किया जाता है, तो आप यह भी देख सकते हैं कि अधिकतम संक्रमण मूल्य जितना बड़ा है, उतना ही कम अंतिम बिजली की खपत है। इसे घड़ी संकेत संक्रमण समय जितना लंबा समझा जा सकता है, उतनी ही छोटी ऊर्जा की आवश्यकता होती है। इसके अलावा, विलंबता बाधा की स्थापना को जितना संभव हो उतना बड़ा किया जा सकता है, और अंतिम मूल्य खपत परिणाम पर इसके मूल्य का बहुत कम प्रभाव पड़ता है।
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